Universitńt Karlsruhe
Maschinelle Verifikation der Codeerzeugung f├╝r VLIW-Prozessoren

Studienarbeit (abgeschlossen)

Maschinelle Verifikation der Codeerzeugung f├╝r VLIW-Prozessoren

Um zuverl├Ąssige Software zu erstellen, ist es unbedingt erforderlich, dass ├ťbersetzer (Compiler) nachweislich korrekt arbeiten. Au├čerdem m├╝ssen ├ťbersetzer die Architekturen moderner Hardwarestrukturen ausnutzen und darauf optimierten Maschinencode erzeugen, damit auch die Effizienz des erzeugten Maschinencodes gew├Ąhrleistet ist. Das Ziel dieser Studienarbeit ist die maschinelle Verifikation der Codeerzeugung f├╝r moderne Prozessorarchitekturen, die sich durch sehr lange Instruktionsw├Ârter (very long instruction words/VLIW), bedingte (predicated) Instruktionen und spekulative Ausf├╝hrung auszeichnen. Als typischer Vertreter soll die Intel IA-64-Architektur betrachtet werden. Ausgehend von der vorhandenen Spezifikation einer Zwischensprache in SSA(static single assignment)-Darstellung soll ein Transformationsalgorithmus in IA-64-Assembler spezifiziert werden. Weiterhin soll die Korrektheit dieses Algorithmus verifiziert werden, indem der Nachweis gef├╝hrt wird, dass die Semantik der transformierten Programme erhalten bleibt. Dabei soll der Theorembeweiser Isabelle/HOL verwendet werden.

Betreuer

Alumni
Prof. Sabine Glesner
Jan Olaf Blech

Bearbeiter

Ex-Studenten
Steffen M├╝lling
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